Difference between revisions of "Dp 524 cz"

From DCEwiki
Jump to: navigation, search
m
m
 
Line 11: Line 11:
 
V první části práce jsou probírány techniky pro snížení spotřeby digitálních obvodů nejen na FPGA. V druhé části je proveden systémový návrh celé HW koncepce BCI. Z něho vyplynuly požadavky na jednotlivá IP makra. V poslední části je popsána jejich implementace a verifikace.
 
V první části práce jsou probírány techniky pro snížení spotřeby digitálních obvodů nejen na FPGA. V druhé části je proveden systémový návrh celé HW koncepce BCI. Z něho vyplynuly požadavky na jednotlivá IP makra. V poslední části je popsána jejich implementace a verifikace.
  
* '''Vladimír Beran''', tel: +420 721 104 841,  mailto:beranvl5@seznam.cz
+
* '''Vladimír Beran''', mailto:beranvl5@seznam.cz
* '''Jakub Šťastný''', mailto:stastnj1@fel.cvut.cz
+
* '''Jakub Šťastný''', mailto:stastnj1@fel.cvut.cz
  
 
{{PDFthumbsOneLine | [[Soubor:Dp_2014_beran_vladimir.pdf|thumb|none]] | [[Soubor:P_2014_beran_vladimir.pdf|thumb|none]] }}
 
{{PDFthumbsOneLine | [[Soubor:Dp_2014_beran_vladimir.pdf|thumb|none]] | [[Soubor:P_2014_beran_vladimir.pdf|thumb|none]] }}

Latest revision as of 19:17, 19 February 2017

Hardwarový akcelerátor pro BCI aplikace[edit]

Autor: Beran Vladimír

Diplomové práce 2014

Stáhnout práci v PDF

Předmětem této práce je systémový návrh a implementace IP maker na FPGA umožňujících HW akceleraci pro BCI výpočty. Tato IP makra musí být kompatibilní se stávajícím SW a HW. Při návrhu maker je kladen důraz na nízkou spotřebu. V první části práce jsou probírány techniky pro snížení spotřeby digitálních obvodů nejen na FPGA. V druhé části je proveden systémový návrh celé HW koncepce BCI. Z něho vyplynuly požadavky na jednotlivá IP makra. V poslední části je popsána jejich implementace a verifikace.

Dp 2014 beran vladimir.pdf
P 2014 beran vladimir.pdf