Bp 62 en

Z DCEwiki
Verze z 26. 8. 2014, 23:51, kterou vytvořil Sturcmar (diskuse | příspěvky) (Zobrazení PDF náhledů v rámečkách.)
(rozdíl) ← Starší verze | zobrazit aktuální verzi (rozdíl) | Novější verze → (rozdíl)
Skočit na navigaci Skočit na vyhledávání
Verze k tisku již není podporovaná a může obsahovat chyby s vykreslováním. Aktualizujte si prosím záložky ve svém prohlížeči a použijte prosím zabudovanou funkci prohlížeče pro tisknutí.

Control unit for two-cylinder engine

Author: Milan Šafránek

Bakalářské práce 2006

Download thesis in PDF

Aim of this bachelors work is to realize digital logical analyzer with FPGA Spartan 3 XC3S1500L. Analyzer should have 16 data inputs and should support the basic function like measuring values in time, visualization of data and support for optional trigger conditions. Prime exit of the device is a standard VGA monitor. Measured data sequences can be save to the flash memory placed on board RC10. Data can be subsequently transfered to the PC for other processing.

Bp 2006 safranek milan.pdf
Citováno z „https://wiki.control.fel.cvut.cz/mediawiki/index.php?title=Bp_62_en&oldid=27143“